快捷搜索:  as

云和5G数据进入了一个怎样的时代

大年夜数据,云谋略爆发的本日,对付所有这些收集设备的大年夜量用户,添加更多100G以太网(100GE)端口将无法满意带宽寻衅。其他端口必要更多的机架空间用于办事器和互换机,并且必要更多的办事器机架空间;这些办理规划不经济。从100G迁移到400G以太网(400GE)端口是向数据中间注入更多带宽的一种便宜得多的要领。简单地说,云中的统统都迫切必要更多的带宽。企业数据中间必要更多带宽;超大年夜规模,云和HPC中间必要更多带宽; 5G支配进一步加剧了蜂窝运营商对更多收集带宽的需求,以满意赓续增长的WAN容量需求。

根据思科2017-2022年的视觉收集指数(VNI),申报涵盖的五年内每年的IP流量将增添三倍以上,如图1所示。该申报猜测举世IP流量将达到4.8 ZB(zettabytes)每年到2022年。这是每月396 EB(艾字节)。 (exabyte是1018字节。)2017年,举世IP流量的年度运行率“仅”每年1.5 ZB或每月122 EB。同样的思科VNI猜测,忙碌时段的互联网流量,即当天最忙碌的60分钟,将在同一时期增添4.8倍。

图1:思科视觉收集指数猜测从2017年到2022年,IP流量将增添3倍以上

虽然所有IP流量的流量都在增长,但视频流是增长最快的身分。 IP视频流量包括对等视频办事的爆炸性应用,例如Apple的FaceTime,微信视频通话,Facebook Live,Microsoft Skype;快速增长的VoD(视频点播)办事数量,包括Netflix,亚马逊视频,YouTube电视,Hulu和刚刚发布的迪士尼+;以及经由过程MSO(多个系统运营商,包括有线和卫星广播供给商)供给治理的IP视频广播办事。思科的VNI猜测,视频IP流量将在同一时期内增添3倍,到2022年将占所有IP流量的82%,如图2所示。

图2:根据思科的视觉收集指数,到2022年,82%的IP流量将携带视频(每个条形的蓝色和绿色部分)

流经这些收集的大年夜部分IP视频将被移动设备耗损。思科VNI猜测,到2022年,71%的IP流量将成为移动流量。这一移动流量的很大年夜一部分将经由过程蜂窝运营商的WAN以及连接和内部数据中间的收集传输。这些数据中间的存储办事器供给了大年夜量信息,包括流经举世互联网的视频。

将数据中间数量增添四倍或五倍以处置惩罚增添的收集流量异常昂贵并且没有任何吸引力。在许多环境下,物理扩展现稀有据中间要么弗成能,要么同样没有吸引力。包括Dell‘Oro Group在内的阐发师猜测,公共和私有云供给商以及蜂窝收集运营商将经由过程迁移到400GE收集和互换机来办理数据中间内的常见带宽寻衅。

跟着带宽需求的增长,早期的数据中间的收集架构是范例的三层树型布局,现在已经转变为大年夜二层布局。如图3所示。满意数据中间带宽要求的寻衅的最简单和最经济的措施是将数据中间内的互换机迁移到400G光纤链路。

图3:当前的数据中间架构采纳叶脊拓扑网和主干收集拓扑。 (图片滥觞:英特尔

英特尔在OFC 2018上展示了用于数据中间利用的400G光模块,并为选定的客户供给了这些模块的样品。此外,英特尔还展示了英特尔 StraTIx 10TX FPGA中内置的58G PAM4 SerDes收发器与英特尔和其他供应商的400G插入式光模块之间的互操作性。只需8个58G PAM4 SerDes收发器即可处置惩罚400G光模块的带宽要求。英特尔StraTIx 10 TX FPGA是首款采纳PAM4调制,支持57.8 Gbps双向收发器的FPGA。

英特尔StraTIx 10 TX FPGA系列中每个器件具有60个高速SerDes收发器,每个器件能够应用PAM4调制以57.8 Gbps的速率运行。所有这些收发器通道都包孕专用物理介质附件(PMA)和硬化物理编码子层(PCS)。在将数据传输到FPGA内核架构之前,PMA为高速物理通道供给主要接口功能,PCS处置惩罚编码/解码,字对齐和其他预处置惩罚功能。

一个400GE端口必要8个50 Gbps SerDes收发器,是以Intel StraTIx 10 TX FPGA系列中最大年夜的成员可以实现多达5个400GE端口。是以,英特尔Stratix 10 TX FPGA为新的400GE设备设计供给了出色的实施对象。 (留意:这些相同的高速SerDes收发器是双模收发器,可设置设置设备摆设摆设为应用NRZ调制以28.9 Gbps运行。28.9 Gbps NRZ模式也使英特尔Stratix 10 TX中可用的高速收发器数量翻倍)。

因为采纳HyperFlex核心架构和英特尔14纳米三栅极工艺技巧,所有英特尔Stratix 10器件的单片FPGA内核均能够以1GHz频率运行。最大年夜的英特尔Stratix 10 TX FPGA内核包孕275.3万个逻辑单元和5,760个具有硬浮点和定点谋略能力的可变精度DSP模块,以及多个不合大年夜小的嵌入式SRAM存储器模块。

英特尔Stratix 10 FPGA采纳异构3D系统级封装(SiP)技巧,采纳英特尔嵌入式多芯片互连桥接(EMIB)技巧将多个芯片集成在一个封装中,该技巧采纳小型硅桥将多个芯片连接在一路封装,如图4所示。对付Intel Stratix 10 FPGA,封装中的一个大年夜芯片包孕单片FPGA内核。其他较小的芯片称为cell,为英特尔Stratix 10器件系列供给了多种接口选择。

图4:英特尔Stratix 10 FPGA和SoC采纳英特尔EMIB互连技巧,将单片FPGA芯片与多个连接区块绑定,供给各类I / O特点和功能。 (图片滥觞:英特尔)

英特尔Stratix 10 TX FPGA和SoC采纳多达五个“E-tiles”来实现器件的多个58 Gbps PAM4 SerDes收发器。在PAM-4模式下,E-tile上的每个收发器通道都支持57.8 Gbps的数据速度,并针对新标准和新兴标准(包括OIF CEI 56 LR,MR和VSR)的短间隔和长间隔电气规范。这些高速SerDes收发器中集成的高档均衡电路可实现大年夜多半高速串行协议所需的误码率(BER),这些收发器可支持高数据速度的传统和高损耗背板。

400GE设计必要高速Reed-Solomon前向纠错(FEC)和完备的400GE协议栈。英特尔Stratix 10 TX FPGA经由过程在英特尔Stratix 10 TX FPGA的E-tile中的固定硬件中实现FEC和最初级其余协议栈来满意这些要求,而400GE协议栈的较高部分经由过程可编程实现FPGA架构内的逻辑。

应用英特尔Stratix 10 TX FPGA实现400GE办理规划必要的不仅仅是快速的SerDes收发器。FPGA的内部逻辑布局必须处置惩罚经由过程SerDes收发器的多个高速数据流的极高数据速度。对付400GE设计办理规划,FPGA架构必须能够以366 MHz的最低时钟速度运行。英特尔Stratix 10 TX FPGA具有机能越发的HyperFlex内核架构和1 GHz最大年夜频率,可轻松实现此最低时钟速度。

英特尔供给颠末测试的基于英特尔Stratix 10 TX FPGA的400GE端口参考设计,该产品经由过程测试和插件测试可与多家供应商的产品实现互操作。

滥觞:中国电子网

您可能还会对下面的文章感兴趣: